MOS管的基本性質(zhì)
MOS管，即場(chǎng)效應(yīng)管，四端器件，S、D、G、B四個(gè)端口可以實(shí)現(xiàn)開和關(guān)的邏輯狀態(tài)，進(jìn)而實(shí)現(xiàn)基本的邏輯門。
NMOS和PMOS具有明顯的對(duì)偶特性：NMOS高電平打開（默認(rèn)為增強(qiáng)型，使用的是硅柵自對(duì)準(zhǔn)工藝，耗盡型器件這里不涉及），PMOS低電平打開。在忽略方向的情況下，采用共S極接法，有如下特性：
第一張圖是Vds隨Vgs變化的情況，用于描述開關(guān)特性。后面的邏輯分析一般基于這個(gè)原理。
第二張圖是Ids隨Vds變化的情況的簡(jiǎn)圖，用于描述MOS的靜態(tài)特性。
MOS的靜態(tài)特性由兩個(gè)區(qū)域決定：線性區(qū)和飽和區(qū)。前者一般是動(dòng)態(tài)功耗的主要原因，后者是靜態(tài)電壓擺幅的決定因素。
線性區(qū)有：Id=μCoxW/L［（Vgs-Vth）Vds-1/2Vds^2］
飽和區(qū)有：Id=1/2μCoxW/L（Vgs-Vth）^2
后面的MOS器件一般基于這兩個(gè)區(qū)域的電學(xué)特性來(lái)分析總體的電學(xué)特性。電壓擺幅、面積、噪聲容限、功耗、延時(shí)基本上都是源自這個(gè)區(qū)域的原理。
TG及其改進(jìn)
（1）傳輸管邏輯
傳輸管和傳輸門的區(qū)別在于否是有全電壓擺幅，其實(shí)現(xiàn)的邏輯功能是一致的。
可以看到，傳輸管實(shí)現(xiàn)邏輯的關(guān)系還是串聯(lián)和并聯(lián)，并且串聯(lián)為與，并聯(lián)為或，需要使用保護(hù)電路防止懸空。輸出的邏輯與輸入的信號(hào)有關(guān)，這可以作為可編程的電路的單元。
（2）TG邏輯的改進(jìn)
TG邏輯的改進(jìn)還是專注于去除PMOS。根據(jù)反向輸入的NMOS等于PMOS的思路，如上圖3中的結(jié)構(gòu)，可以將PMOS替代。可以看到的傳輸管不能無(wú)損傳輸，信號(hào)需要使用反相器恢復(fù)穩(wěn)定。
動(dòng)態(tài)電路
靜態(tài)電路需要保持上拉和下拉電路一直互斥，存在動(dòng)態(tài)損耗。
動(dòng)態(tài)電路的思路則是使用時(shí)鐘信號(hào)保證上下電路互斥，這樣只需要一個(gè)網(wǎng)絡(luò)就可以實(shí)現(xiàn)目標(biāo)功能。圖中是下拉N網(wǎng)絡(luò)的電路，還可以使用上拉P網(wǎng)絡(luò)實(shí)現(xiàn)，兩者的級(jí)聯(lián)要求正好對(duì)偶，可以間隔連接。這就是動(dòng)態(tài)電路的級(jí)聯(lián)的形式一PN連接。
還有一種方式就是使用多米諾電路，就是在同N或者同P之間使用反相器保證動(dòng)態(tài)電路預(yù)充正確。
接下來(lái)說(shuō)明動(dòng)態(tài)電路的工作方式：
預(yù)充-求值
在CLK=0時(shí)，P導(dǎo)通，輸出預(yù)充到1；
在CLK=1時(shí)，N導(dǎo)通，讀取N網(wǎng)絡(luò)的導(dǎo)通狀態(tài)，決定求值為0或者1；
一次預(yù)充求值完成后即實(shí)現(xiàn)邏輯輸出。
問(wèn)題：求值時(shí)輸入不能發(fā)生改變，否則會(huì)出現(xiàn)邏輯x，這意味著動(dòng)態(tài)電路多與時(shí)序電路聯(lián)合使用，構(gòu)成流水線。
問(wèn)題：電容存儲(chǔ)電荷實(shí)現(xiàn)電平存在損耗，需要CLK不斷刷新。
動(dòng)態(tài)電路的優(yōu)化：
第一級(jí)動(dòng)態(tài)電路CLK需要P和N兩個(gè)MOS管，對(duì)于第二級(jí)動(dòng)態(tài)電路，預(yù)充時(shí)已知某個(gè)信號(hào)為0（多米諾為0，PN連接為1），如果輸入邏輯為與或者可以保證網(wǎng)絡(luò)關(guān)閉，則可以節(jié)約一個(gè)網(wǎng)絡(luò)控制MOS管。
組合邏輯分析
（1）電壓擺幅
電平需要能夠維持在L1和L0兩個(gè)狀態(tài)區(qū)間內(nèi)，一旦混亂，就會(huì)出現(xiàn)邏輯錯(cuò)誤。一般來(lái)說(shuō)，可以使用電平恢復(fù)電路維持電壓（一個(gè)反相器與PMOS構(gòu)成的電平恢復(fù)）。對(duì)于長(zhǎng)的邏輯鏈，需要加入BUFF來(lái)維持電壓（這點(diǎn)在傳輸管中尤為重要）。
（2）邏輯延時(shí)
這部分是分析組合電路的延時(shí)的，采用的反相器為標(biāo)準(zhǔn)的估算方法（軟件可以實(shí)測(cè)，但是設(shè)計(jì)時(shí)需要估值），專業(yè)詞匯叫邏輯努力。
標(biāo)準(zhǔn)反相器鏈的延時(shí)T=tp0+tp0*f，其中tp0是空載延時(shí)，f是扇出。f=Cout/Cin，在同尺寸的反相器串聯(lián)時(shí)，f=1，并聯(lián)時(shí)f=N，N為下一級(jí)并聯(lián)的個(gè)數(shù)。常用術(shù)語(yǔ)FO4即是扇出為4的設(shè)計(jì)。對(duì)于不同的反相器，則需要使用具體的計(jì)算得到比例。反相器鏈采用f=F^（1/N）的優(yōu)化規(guī)則優(yōu)化。
基于反相器鏈，可以推導(dǎo)CMOS門鏈的延時(shí)：反相器常用P:N的W/L為2：1（綜合面積，速度，噪聲，功耗的考慮值），以此為基準(zhǔn)可以推出同等最優(yōu)尺寸的與非門尺寸為2：2：2：2，或非門尺寸為4：4：1：1，推算原則就是串聯(lián)翻倍，并聯(lián)不變的最優(yōu)尺寸等效規(guī)則。
然后是CMOS門的延時(shí)：d=p+gh，p為基準(zhǔn)延時(shí)tp0的倍數(shù)，g為電學(xué)努力，h為邏輯努力。以與非門為例，得出下面的參數(shù)：p=2（等效兩個(gè)理想反相器），g=4/3（A=2+2，B=2+2），h=Cout/Cin（單鏈，如果有分支，加上b這個(gè)參數(shù)，即下一級(jí)的負(fù)載數(shù)）。
優(yōu)化的方法也是一樣的，使得f=F^（1/N），即可實(shí)現(xiàn)最優(yōu)延時(shí)。f=gh，F(xiàn)=GBH，大寫即為連乘的小寫。
鎖存器
限于篇幅，這里不再再畫圖，大致解釋一下鎖存器的結(jié)構(gòu)：類似一個(gè)時(shí)鐘控制開關(guān)（一般使用傳輸門作為開關(guān)），時(shí)鐘打開開關(guān)時(shí)讀取數(shù)據(jù)，關(guān)閉時(shí)鎖存數(shù)據(jù)。通過(guò)時(shí)鐘信號(hào)實(shí)現(xiàn)輸出數(shù)據(jù)在一段時(shí)間內(nèi)（理想情況下為半個(gè)周期）與輸入隔離。
觸發(fā)器
由兩個(gè)鎖存器和中間一個(gè)存儲(chǔ)單元（一般是首尾相連的反相器）組成。鎖存器的鎖存時(shí)間相反，輸入端鎖存器打開時(shí)存入數(shù)據(jù)，鎖存時(shí)讀出數(shù)據(jù)。與鎖存器整個(gè)時(shí)鐘周期都在鎖存依靠電平不同，觸發(fā)器依靠時(shí)鐘的上升和下降實(shí)現(xiàn)數(shù)據(jù)的存儲(chǔ)，且輸出整個(gè)時(shí)鐘周期不發(fā)生改變。
時(shí)序邏輯分析
建立時(shí)間：數(shù)據(jù)需要提前于時(shí)鐘沿的時(shí)間，保持時(shí)間：數(shù)據(jù)需要在時(shí)鐘沿到來(lái)后保持的時(shí)間。傳輸時(shí)間：數(shù)據(jù)從存儲(chǔ)單元傳輸?shù)捷敵鏊璧臅r(shí)間。
具體的分析是復(fù)雜的，但是基本的原理是清晰的。建立時(shí)間是為了保證數(shù)據(jù)能夠存入存儲(chǔ)單元。保持時(shí)間是保證數(shù)據(jù)能度過(guò)時(shí)鐘觸發(fā)所需的延時(shí)。傳輸時(shí)間是保證存儲(chǔ)單元數(shù)據(jù)能夠傳輸?shù)捷敵觥?/div>
具體的時(shí)序分析是很復(fù)雜的，需要考慮許多參數(shù)，如時(shí)鐘的抖動(dòng)和歪斜。一般這些參數(shù)都是計(jì)算好的，使用者只需根據(jù)計(jì)算值設(shè)計(jì)相應(yīng)的滿足條件即可?；镜男薷姆椒ㄊ牵簩?duì)于關(guān)鍵路徑，建立時(shí)間不足降低時(shí)鐘頻率，保持時(shí)間不足加BUFF。
至于如何修改建立時(shí)間和保持時(shí)間，那是電路結(jié)構(gòu)的問(wèn)題，需要設(shè)計(jì)更加合理的電路。常用的電路結(jié)構(gòu)為C^2MOS結(jié)構(gòu)，即將時(shí)鐘和反相器組合成的MOS時(shí)序電路，有興趣可以查一下。這個(gè)結(jié)構(gòu)可以和多米諾組成流水線的結(jié)構(gòu)。
功能模塊
加法器、乘法器、多路選擇器、移位寄存器、存儲(chǔ)器等具有特定邏輯功能的電路所需的是邏輯設(shè)計(jì)，學(xué)習(xí)過(guò)數(shù)字電路的都不會(huì)陌生（存儲(chǔ)器就是基于存儲(chǔ)單元的讀寫DRAM和基于電容的SRAM），這里已經(jīng)到了module層次了。
這個(gè)層次的設(shè)計(jì)已經(jīng)可以使用verilog快捷的實(shí)現(xiàn)了。優(yōu)化也可以基于verilog來(lái)調(diào)試優(yōu)化每個(gè)門的位置和數(shù)量。
總結(jié)
本文從MOS管開始，介紹了MOS，傳輸管TG的原理、動(dòng)態(tài)電路的結(jié)構(gòu)、組合邏輯延時(shí)的分析，簡(jiǎn)略地介紹了鎖存器、觸發(fā)器及時(shí)序電路的分析，聯(lián)系到了模塊層次的數(shù)字電路設(shè)計(jì)。
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