眾所周知，現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA)是一種現(xiàn)場(chǎng)可編程專(zhuān)用集成電路，其速度快、功耗低，特別適用于復(fù)雜系統(tǒng)的設(shè)計(jì)，如今，F(xiàn)PGA器件已廣泛應(yīng)用于通信、自動(dòng)控制、信息處理等諸多領(lǐng)域，越來(lái)越多的電子設(shè)計(jì)人員在使用FPGA。Cyclone系列芯片中的EP1C3T144C8是ALTERA公司推出的一款低價(jià)格、片上資源豐富、高容量的FPGA,在實(shí)際應(yīng)用中被廣泛的采用。本文主要介紹的是基于EP1C3T144C8開(kāi)發(fā)板設(shè)計(jì)。
1.硬件電路整體結(jié)構(gòu)
本設(shè)計(jì)的開(kāi)發(fā)板電路包括6個(gè)部分：下載電路、下載接口、FPGA、電源電路、和擴(kuò)展接口。其電路結(jié)構(gòu)框圖如圖1所示：
圖1 電路結(jié)構(gòu)框圖
2.主芯片EP1C3T144C8
本設(shè)計(jì)選用Altera公司的Cyclone系列芯片，芯片型號(hào)為EP1C3T144C8，因?yàn)樵撔酒茿ltera公司推出的低價(jià)格、高容量的FPGA，其以較低的價(jià)格、優(yōu)良的特性及豐富的片上資源在實(shí)際應(yīng)用中被廣泛的采用。該芯片采用1.5V內(nèi)核電壓，0.33 μmSRAM工藝，具有以下特點(diǎn)：
(1)邏輯資源豐富，邏輯單元(LE)數(shù)量為2910個(gè)。
(2)有104個(gè)可用I/O引腳，I/O輸出可以根據(jù)需要調(diào)整驅(qū)動(dòng)能力，并具有壓擺率控制、三態(tài)緩沖、總線(xiàn)保持等功能：整個(gè)器件的I/0引腳分為四個(gè)區(qū)，每個(gè)區(qū)可以獨(dú)立采用不同的輸入電壓，并可提供不同電壓等級(jí)的I/0輸出。
(3)多電壓接口，支持LVTTL，LVCMOS，LVDS等I/0標(biāo)準(zhǔn)。
(4)靈活的時(shí)鐘管理，片內(nèi)配有一個(gè)鎖相環(huán)(PLL)電路，可以提供輸入時(shí)鐘的1～32倍頻或分頻、156～417ps相移和可變占空比的時(shí)鐘輸出，輸出時(shí)鐘的特性可直接在開(kāi)發(fā)軟件Quartos II里設(shè)定。經(jīng)鎖相環(huán)輸出的時(shí)鐘信號(hào)既可以作為內(nèi)部的全局時(shí)鐘，也可以輸出到片外供其它電路使用。
(5)內(nèi)有SignalTap嵌入式邏輯分析器，極大地方便了設(shè)計(jì)者對(duì)芯片內(nèi)部邏輯進(jìn)行檢查，而不需要將內(nèi)部信號(hào)輸出到I/O管腳上。
3.設(shè)計(jì)電路模塊及原理
3.1下載線(xiàn)電路
Altera器件的編程連接硬件包括：ByteBlaster并口下載電纜、ByteBlasterMV并口下載電纜、MasterBlaster串口/USB通信電纜、BitBlaster串口下載電纜。 本設(shè)計(jì)采用了ByteBlasterMV串口口下載電纜。
ByteBlasterMV串口下載電纜采用兩種下載模式：被動(dòng)串行模式和JTAG仿真下載模式。
①被動(dòng)串行模式(PS)
圖2 PS下載接口電路
②JTAG下載模式
圖3 JTAG下載接口電路
為了利用ByteBlasterMV并口下載電纜配置1.5VCyclone系列EP1C3T144，3.3V電源中應(yīng)該連接上拉電阻，電纜的VCC腳連接到3.3V電源，而器件的VCCINT引腳連到相應(yīng)的1.5V電源。對(duì)于PS配置，器件的VCCIO引腳必須連到2.5V或3.3V電源。對(duì)于JTAG在線(xiàn)配置和在線(xiàn)編程，電纜的VCC引腳必須連接3.3V電源。
ByteBlasterMV并口下載電纜與PC機(jī)相連的是25針插頭，與PCB電路板相連的是10針插座。數(shù)據(jù)從PC機(jī)并口通過(guò)ByteBlasterMV并口電纜下載到電路板。
3.2電源電路
采用LM1086系列芯片為電路提供穩(wěn)定的電源。LM1086是一系列工作在1.5A負(fù)載電流下，最大輸出電流為1.5A的低輸出電壓控制器。在本設(shè)計(jì)中用于為FPGA提供1.5V和3.3V電源電壓。該芯片的主要特點(diǎn)：
(1) 可以得到2.85V、3.3V、5.0V電壓并且有不同的版本。
(2)電流限制和熱保護(hù)。
(3)1.5A輸出電流。
該電路將5.0V的電源電壓從左端輸入轉(zhuǎn)化為3.3V從電路右端輸出，采用的芯片是LMl086IS一3.3，為電路中需要3.3V電源電壓的部分提供電壓。其中F1為保險(xiǎn)絲，可以保護(hù)電路。D1是穩(wěn)壓管，使電源電壓更加穩(wěn)定。電路中電容均為濾波之用，C2、C4為高頻濾波電容，Cl、C3、C5為低頻濾波電容。
圖4 電源電路
將3.3V的電源電壓從左端輸入轉(zhuǎn)化為1.5V從電路右端輸出，采用的芯片是LMl086IS—ADJ，該電路同上邊的電源部分原理基本相同該芯片輸出電壓可調(diào)，為電路中需要1.5V電源電壓的部分提供電壓。該電路同上邊的屯源部分原理基本相同
電路的這兩部分采用了LMl086系列芯片，電路中接有濾波電容，使整個(gè)電路設(shè)計(jì)非常合理輸出非常穩(wěn)定，可以分別擔(dān)負(fù)起為電路提供穩(wěn)定的3.3V、1.5V電壓的的作用，保障了電路的正常工作。
3.3電源監(jiān)控及復(fù)位電路
本設(shè)計(jì)的復(fù)位電路采用的芯片是IMP811。IMP811是低電壓電源監(jiān)控器，它的作用是用來(lái)監(jiān)控供給微處理器、微控制器和其他一些數(shù)字系統(tǒng)的3.0V、3.3V、5.OV電源電壓。在本電路中用于監(jiān)控FPGA的3.3V電源電壓，并且是復(fù)位電路的重要組成部分。它的主要特點(diǎn)有：
(1)6μA輸出電流。
(2)可監(jiān)視3.OV、3.3V、5.0V電源電壓。
(3)手工復(fù)位輸入。
(4)電壓低于1.1V復(fù)位有效。
根據(jù)對(duì)于該芯片的介紹可知電路的工作原理如下：
當(dāng)輸入的電源電壓VCC3.3不穩(wěn)定即超出了IMP811允許的范圍時(shí)，芯片會(huì)自動(dòng)由nReset輸出復(fù)位信號(hào)對(duì)電路進(jìn)行保護(hù)，防止電路的元器件被燒壞另外，此電路還有手動(dòng)復(fù)位鍵RESETl，可由IMP81l的nMR輸入，為電路提供手動(dòng)復(fù)位信號(hào)，用于在電路不能正常工作時(shí)，將整個(gè)電路重新啟動(dòng)。
3.4其他電路設(shè)計(jì)
①本設(shè)計(jì)的各個(gè)電源都接有0.1μ退偶電容，這些電容在做板時(shí)必須擺在各個(gè)芯片周?chē)脕?lái)濾除電源中的高頻雜波，保證電路中各個(gè)芯片正常工作。
②本設(shè)計(jì)選用的晶振為50MHZ，它可以為整個(gè)電路提供時(shí)鐘信號(hào)。
③本設(shè)計(jì)的FPGA中配有一個(gè)鎖相環(huán)，由1.5V電源經(jīng)過(guò)濾波電路為其提供工作電壓。
4.開(kāi)發(fā)板整體設(shè)計(jì)圖
開(kāi)發(fā)板原理圖
開(kāi)發(fā)板電路圖
結(jié)語(yǔ)
以上就是基于EP1C3T144C8的開(kāi)發(fā)板設(shè)計(jì)的介紹了。本文結(jié)合FPGA結(jié)構(gòu)原理和元件特性及EDA設(shè)計(jì)技術(shù)，對(duì)開(kāi)發(fā)板的設(shè)計(jì)進(jìn)行了研究。由電路的結(jié)構(gòu)原理可以看出，本設(shè)計(jì)只做了外圍電路的接口，沒(méi)有完成與之配套的外圍電路設(shè)計(jì)。為此，可以進(jìn)一步設(shè)計(jì)更多的外圍擴(kuò)展電路來(lái)實(shí)現(xiàn)不同的擴(kuò)展功能。
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